Of ja ICP,maar ik weet niet wat 1 instruction inhoudt ,als 1 Instruction = aan enkel 1 enkele schakeling van een transistor dan is het zelfde,anders niet he,daarom ik lompweg 'aantal transistoren' gebruikt.
Clock en alle andere factoren spelen een rol natuurlijk,en als er veel transfer is zit je met de bottleneck natuurlijk,maar verder wat betreft processing maakt de clock minder belang als er een shitload aan transistoren achter zit.
het komt er eigenlijk op neer dat elke clock/comando een vertraging is omwille dat het in een tijdlijn werkt terwijl het aantal transistoren tegelijk ter beschikking je werkelijke ter beschikking gestelde realtime processing kracht is.
Eigenlijk moeten ze die processoren niet steeds kleiner maken maar 4 x zo groot zodat er meer transistoren in kunnen zonder te kloten met isolatie of warmteproblemen,maar goed dat is meer toepasselijk voor grafische processing,ik denk steeds aan de Itanium processoren destijds gebruikt in de Silicon Graphics workstations waar veel meer transistoren in zaten in vergelijking met de toen andere processoren op de markt.
goed. het is lang geleden. een processor heeft registers, waarin data wordt geplaatst die kunnen worden bewerkt, een instruktie is niet een schakeling van éen transistor. ik zou niet weten hoe dat nu zit. vroeger programmeerde ik in assembler, i.e. direct de taal van de cpu, maar dat was een z80b, nu 35 jaar geleden.
een instruktie kan zijn ADD, en dan moet je aangeven wat dan opgeteld moet worden, dat invoeren in register A en B, en dan ADD A B (ik weet de mnemonics niet meer uit mijn hoofd). instrukties zijn veel komplekser geworden, ik ken de huidige instruktieset niet. een AVX instruktie is een komplekse instruktie, die volgens mij veel transistors gebruikt, of denk ik, aangezien dat de processor flink belast, niet in clocksnelheid, maar het produceren van warmte, daar staan ze om bekend, tevens, voor benchmarks, je kunt naar 130 watt gaan met louter avx instrukties of hoger, op mijn proc.
mijn ADD voorbeeld is heel oud. ik heb me simpelweg nooit verdiept in de x86 instruktieset, en x64, en de SSE (SSE x, x,) en AVX (en AVX512, AVX werkt met registers van 128? en AVX512 van 512, het zal niet zo simpel zijn, ze zijn er voor kompleksere formules...).
je hebt gelijk dat ze processoren groter moeten maken, alhoewel, dan wordt de afstand steeds groter tussen de onderdelen, en op het nivo waar ze nu zitten 10 nanometer, amd zegt 7 nM komt er aan. nu ga ik brabbelen, intel zit nog op 14 nM, maar dat is vrijwel identiek aan 10 nM bij anderen. waarom?
maar goed de afstand bepaalt ook de snelheid wanneer ik het begrijp. een grotere die, betekent dat de connecties, intern, langer zijn. op dit nano nivo schijnt dat een probleem te zijn.
ik lees er veel over, had er ooit talent voor, maar het is te lang geleden. en ik ben daarna naar C overgestapt, heb 20 jaar geleden nog 2 jaar geprogrammeerd, voor het plezier (sja niet helemaal, maar dan komt een heel levensverhaal, dat eigenlik hier al ergens rondslingert op SF...).
dus ik ben ver van een ekspert. het aantal transistoren, betekent ook meer warmte, en ze moeten kleiner worden. ze zijn nu al 3D, en ze werken eigenlik als gates, wat transistoren in wezen ook zijn. ze gaan de hoogte in, ipv van de breedte, wat ook weer problemen geeft.
goed, 4x maal zo groot, soms denk ik dat ook, maar volgens mij krijg je dan weer andere problemen, hoe korter de afstand tussen de connecties binnen een die, of rondom of hoe het ook precies zit, is van belang, meen ik te begrepen hebben.
maar in zekere kan ik je volgen, ze zitten nog al gevangen in een bepaald denken, maar goed, als ze het omgooien, zoals met itanium processoren, die erg goed waren inderdaad, krijg dat veel software niet goed werkt.
en is het niet zo dat alle proc's nu uiteindelik RISC processoren zijn, en dat instrukties eerst vertaald worden naar RISC (om het krom uit te drukken). even opgezocht, ja intern RISC processoren. goed nu raak ik het zelf kwijt, er zijn ook nog vertaalslagen...... ARM processors zijn RISC, en intel ook. ik neem aan dat AMD dat ook doet. niet alle proc's zijn RISC lijkt. of in ieder geval de kern, want de vertaalslagen gaan wel via pipeline(s), de lengte van een pipleline is ook van belang, want daar worden de instrukties opgeslagen die moeten worden uitgevoerd en wellicht al omgezet, maar is ook branche prediction, dat de proc vooruit denkt, welke instruktie gaat volgen. wanneer dat niet het geval is, moet de hele pipeline geflusht worden.. een instruktie inladen kost een tik, of meerdere. goed. ik denk dat een ekspert het beter kan uitleggen.
een heel verhaal, blijf het wel interessant vinden. en wellicht heb ik ongelijk met de afstanden, kan een 4x grotere die, veel dingen meer. met andere oplossingen voor de lengte die de data moeten overbruggen.
een huidige processor is zo kompleks geworden, RISC als werkelikke "processor", en alles er om heen, om de RISC zo snel mogelik te voeden. niets is zo erg als een verloren tik, of tikken.
maar door meer transistoren, er zit er al miljarden op, volgens mij (zeker op grafische kaarten, de GPU), kunnen instrukties, ach ik stop ik weet het niet meer...
